Gã khổng lồ sản xuất chất bán dẫn Hàn Quốc Samsung Electronics mới đây đã tiết lộ kế hoạch nâng cao năng lực sản xuất chip trí tuệ nhân tạo bằng cách áp dụng công nghệ đúc tiên tiến vào năm 2027.
Samsung đang nỗ lực bắt kịp đối thủ Taiwan Semiconductor Manufacturing Co. (TSMC) và SK hynix trong thị trường chip AI đang phát triển nhanh chóng.
Tại Diễn đàn Samsung Foundry thường niên ở San Jose, California, diễn ra vào ngày 13 (theo giờ địa phương), Samsung đã công bố sáng kiến tăng cường dịch vụ một cửa cho sản xuất chip AI, bao gồm phát triển, sản xuất theo hợp đồng và đóng gói.
"Để có thể phát triển mạnh mẽ trong kỷ nguyên đầy biến đổi này, bên cạnh quy trình GAA (gate-all-around) được tối ưu hóa cho chip AI đã được công nhận, chúng tôi dự định giới thiệu công nghệ quang học đồng đóng gói (Co-packaged optics·CPO) tích hợp để xử lý dữ liệu tốc độ cao, tiêu tốn ít năng lượng, cung cấp cho khách hàng các giải pháp AI một dừng mà họ cầ", Choi Si-young, người đứng đầu bộ phận kinh doanh đúc (foundary) của Samsung cho biết.
Gã khổng lồ công nghệ đặt mục tiêu áp dụng công nghệ mạng phân phối điện mặt sau (backside power delivery network·BSPDN) cho quy trình 2 nanomet (nm) "SF2Z". Trong đó, BSPDN cải thiện tình trạng tắc nghẽn trong đường dây nguồn và tín hiệu bằng cách đặt các đường ray nguồn ở mặt sau của tấm bán dẫn. Hiện tại, các đường ray điện bán dẫn được dàn ở mặt trước của tấm bán dẫn.
Thông qua công nghệ BSPDN, Samsung kỳ vọng sẽ đạt được những cải tiến về công suất, hiệu suất và diện tích so với quy trình 2 nanomet hiện có, cũng như giảm đáng kể hiện tượng sụt áp gây mất ổn định dòng điện.
TSMC, công ty đúc lớn nhất thế giới, có kế hoạch giới thiệu công nghệ BSPDN cho quy trình 1,5 nanomet vào năm 2026.
Samsung cũng có kế hoạch tích hợp công nghệ thiết bị quang học, cho phép xử lý dữ liệu tốc độ cao với mức tiêu thụ điện năng thấp bằng ánh sáng, vào các giải pháp AI của mình vào năm 2027.
Vào năm 2025, Samsung sẽ bắt đầu sản xuất hàng loạt chip sử dụng công nghệ thu nhỏ quang học, giúp giảm kích thước chip đồng thời nâng cao hiệu suất, trên quy trình 4 nanomet hiện có.
Tại Diễn đàn Samsung Foundry thường niên ở San Jose, California, diễn ra vào ngày 13 (theo giờ địa phương), Samsung đã công bố sáng kiến tăng cường dịch vụ một cửa cho sản xuất chip AI, bao gồm phát triển, sản xuất theo hợp đồng và đóng gói.
"Để có thể phát triển mạnh mẽ trong kỷ nguyên đầy biến đổi này, bên cạnh quy trình GAA (gate-all-around) được tối ưu hóa cho chip AI đã được công nhận, chúng tôi dự định giới thiệu công nghệ quang học đồng đóng gói (Co-packaged optics·CPO) tích hợp để xử lý dữ liệu tốc độ cao, tiêu tốn ít năng lượng, cung cấp cho khách hàng các giải pháp AI một dừng mà họ cầ", Choi Si-young, người đứng đầu bộ phận kinh doanh đúc (foundary) của Samsung cho biết.
Gã khổng lồ công nghệ đặt mục tiêu áp dụng công nghệ mạng phân phối điện mặt sau (backside power delivery network·BSPDN) cho quy trình 2 nanomet (nm) "SF2Z". Trong đó, BSPDN cải thiện tình trạng tắc nghẽn trong đường dây nguồn và tín hiệu bằng cách đặt các đường ray nguồn ở mặt sau của tấm bán dẫn. Hiện tại, các đường ray điện bán dẫn được dàn ở mặt trước của tấm bán dẫn.
Thông qua công nghệ BSPDN, Samsung kỳ vọng sẽ đạt được những cải tiến về công suất, hiệu suất và diện tích so với quy trình 2 nanomet hiện có, cũng như giảm đáng kể hiện tượng sụt áp gây mất ổn định dòng điện.
TSMC, công ty đúc lớn nhất thế giới, có kế hoạch giới thiệu công nghệ BSPDN cho quy trình 1,5 nanomet vào năm 2026.
Samsung cũng có kế hoạch tích hợp công nghệ thiết bị quang học, cho phép xử lý dữ liệu tốc độ cao với mức tiêu thụ điện năng thấp bằng ánh sáng, vào các giải pháp AI của mình vào năm 2027.
Vào năm 2025, Samsung sẽ bắt đầu sản xuất hàng loạt chip sử dụng công nghệ thu nhỏ quang học, giúp giảm kích thước chip đồng thời nâng cao hiệu suất, trên quy trình 4 nanomet hiện có.